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经验总结:FPGA时序约束的6种方法
时间:2021-04-01 来源:英雄联盟世界赛押注 浏览量 58215 次
本文摘要:对构建自己设计的方式了解得越多,对自己设计的时序拒绝就越了解,对目标部件的资源生产和结构了解得越多,对EDA工具的持续制约效果也就越了解。

对构建自己设计的方式了解得越多,对自己设计的时序拒绝就越了解,对目标部件的资源生产和结构了解得越多,对EDA工具的持续制约效果也就越了解。那么,对设计的计时约束目标就不会变得更加鲜明,适当地说,设计的计时发散过程就不会更有效率。

下面总结了扩展计时约束的几种方法。从简单到没有的顺序排列如下。0.核心频率约束是最基本的,因此标签为0。

1.核心频率约束时序值得注意。约束计时还包括FalsePath、MulticyclePath、MaxDelay和MinDelay。

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但这还不是最原始的计时限制。只要有这些限制条件,说明设计师的想法就仅限于FPGA芯片内部。2.核心频率约束时序还包括约束I/o约束I/o约束的插槽分配方向、可用的插槽驱动方法、外部返回延迟(InputDelay、OutputDelay)、上下阻力、驱动电流强度等。重新添加I/o约束后的计时约束原来是计时约束。

FPGA是PCB的一个设备,是整个PCB系统计时发散的一部分。作为PCB设计的一部分,FPGA需要读者分析I/OtimingIagram,就像PCB设计工程师处理所有COTS部件一样。

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FPGA与COTS设备的不同之处在于,I/OTiming在设计后期可以在一定范围内进行调整。尽管如此,在PCB设计初期充分考虑并属于设计文件是最糟糕的。因此,FPGA的I/OTiming在设计过程中不变,因此是使设计顺利高效的最重要因素。

FPGA的新编译器后,FPGA经常会给外部设备操作员带来不稳定的问题。3.核心频率约束时序值得注意I/o约束Post-fitNetlist引入Post-fitNetlist的过程。这是以顺利的计时发散结果为起点,将特定逻辑集(DesignPartition)构建到FPGA上的布局方向和布线结果(保持本节最后编译器结果的过程是IncrementalCompilation)。

保留的web表类型和保留程度都可以设置,但在一定程度上受限于Post-fitNetlist,可以获得适当的保留力和优化效果。由于EDA工具的强大反对,即使是准确的门级别的精细约束,设计师也不在乎布局和电缆连接的明确信息,只需要扩展一系列设置操作员即可。正确的门级别的约束条件太多,无法保存在qsf文件中。

可以将存档的web表作为PartialNetlist输入到单独的文件qxp中。包含qsf文件的大致批处理信息的增量编译器已完成。

4.核心频率约束定时是约束I/o约束LogicLockLogicLock扩展到FPGA设备底部的布局约束。LogicLock的约束非常细分,仅指定可以设计顶级模块或子模块的布局方向和大小(LogicLockRegions)。顺畅的LogicLock设计者必须考虑到特定逻辑资源(插槽、存储、DSP)和LogicLockRegion的方向关系对计时的影响,预测可能的计时发散目标,并可以参考之前时间的平稳发散结果。

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评估和规划FPGA基本物理布局的过程是FloorPlanning。LogicLock使设计师能够更好地控制布局方向和范围,并将设计师的设计意图有效地传达给EDA工具,防止布局优先信息被遗漏,从而使EDA工具盲目优化不重要的路径。在每个编译器中,模块的布局方向更改被限制在拟合的相同范围内,因此时间发散结果的再现性也更高。

由于粒度特性,LogicLock的约束信息不多,可以保存在qsf文件中。请注意,方法3和4可以经常与用于FloorPlanning登录的LogicLockRegion混合在一起,作为设计部分部署IncrementalCompilation。这就是为什么更容易误解这两种方法。

5.核心频率约束时序是约束I/O约束寄存器布局约束寄存器布局约束精确到寄存器或LE级别的布局约束。设计师通过对设计的精确控制,获得可靠的计时发散结果。

对于设计中的每个寄存器,手动扩展布局方向约束和确保时间分散是一个庞大的项目。这意味着设计师几乎需要控制设计的物理配置。这是理想的目标,没有可能在有限的时间内已经完成。

一般来说,设计师设计设计设计的局部扩展寄存器布局约束,通过实际操作布局布线工具获取定时发散信息,并多次递归地接近预期定时目标。我见过子模块的每个寄存器都受到明确的布局方向约束的设计。该模块的计时发散也可以在每个新编译器中得到适当的保证。

该子模块的设计和约束最初在原理图中展开,超过计时发散目标后,转换为HDL语言说明,相应的约束条件保留在配置文件中。6.需要注意的是,核心频率约束时序要求约束I/O约束特定路径延迟约束较好的时序约束应为先导型,而不是强制型。得出设计关键路径的时间延迟范围,留下在有限范围内制作EDA工具的具体和细微的任务。

这也是理想的目标。一定要设计师对每个计时路径心里有数。设计师需要知道哪些路径可以通过核心频率和非常简单的计时分散。

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什么途径必须开发MaxDelay和MinDelay,一个也不能少,还必须通过EDA工具进行能很好地理解人的意思的强烈反对。(约翰肯尼迪,Northern Exposure(美国电视),成功)原著路径延迟限制是间接原著配置接线限制,但比上述3、4、5方法更灵活朴素的准确性。通过计时约束(而不是显式布局和web表约束)超过计时发散是计时约束的真正意义。忘记有人说设计了好的时机,不是受到限制,而是我仍然把这句话作为展开自己逻辑设计和时间限制的指南。

(威廉莎士比亚,温斯顿,时间)好的约束必须以好的设计为前提。没有好的设计,在制约下做出巨大的努力也是没有意义的。但是,通过准确的约束,可以检查设计的好坏,通过时序分析报告,可以检查设计时间考虑不周的地方进行更改。

通过几次分析改变分析的递归也可能超过完整设计的目标。应该说,设计是约束,约束是设计的确保,两者是互补的关系。


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